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  • 探寻魔鬼海域龙三角(图)男婴体内活寄生胎

    探索魔海龙三角(图)

    男婴体内有活的寄生胎儿

    【日经BP讯】针对SoC等领域从事可重构处理器核心“VUPU”业务(以下简称PDI)有趣的c语言程序,近期成功开发了一种方法,允许用户使用ANSI-C语言定制设计VUPU流水线。“使用免费提供的 GNU 工具,可以将用户的负担降到最低”(杉浦吉秀社长)。该公司希望通过降低构建开发环境的成本来推动 VUPU 的普及。

    图 1:中间的黄色部分是新设计方法适用的地方。异步电路和同时在上升沿和下降沿工作的电路被排除在外。数据提供:PDI

    图2:采用新方法设计的电视图像处理芯片。设计了具有 58 个流水线阶段的“VU”。顶部是“PU”。在本例中,使用了一个小的 16 位 P0。数据提供:PDI

    图 3:新方法的设计流程。PU 的 ISS 以时钟周期调用事件,执行 VU 和协同仿真。数据提供:PDI

    可重构处理器内核通常由 RISC 处理器内核和专用硬件组成,以提高特定的处理速度。作为VUPU,前者(RISC处理器内核)是一个PU,后者(专用硬件)是一个VU。在绝大多数可重构处理器内核中,RISC 处理器内核的软件一般都是用 ANSIC 语言开发的。专用硬件的开发必须使用Verilog-HDL按照RTL规范进行设计,或者转为SystemC并使用市售的动作综合工具,这已成为阻碍业界采用可重构处理器内核的主要原因之一。经过这样的努力,我们已经能够使用 ANSIC 语言来设计一个专用的硬件 VU。

    当然,不可能设计任意的 VU。只能设计完全同步的单边沿(上升沿或下降沿)电路(图1)。“虽然有这样的限制,但对于多媒体处理、图像和声音编解码器等加密处理等)和无线基带处理的 VU 设计完全可以满足要求”(杉浦)。据说作为 VU 的一部分,已经使用这种方法开发了用于电视图像处理的 58 级流水线(图 2)。使用ANSIC 也可以达到与RTL相当的信息量

    当谈到 ANSIC 语言设计时,通常会想到以高于 RTL 的抽象程度进行设计。PDI这次开发的方法是使用ANSIC语言以时钟周期来描述函数。这使得将 ANSIC 语言描述转换为 Verilog-HDL 描述变得容易,其信息量与 RTL 相同。这就是为什么 Sugiura 解释说它“完全合规”。

    如果需要与RTL相媲美的数据输入,那么这次开发的方法有什么优势呢?杉浦提出了两点。首先是模拟速度更高。与以时钟周期为单位的市售RTL逻辑模拟器相比,以时钟周期为单位的ANSIC语言描述的执行速度约为10倍。另一个优点是通过使用 ANSIC 语言,它使软件设计人员更容易理解硬件部分。

    对于PDI此次提出的设计方法,PU部分的ISS(InstructionSetSimulator,指令集模拟器)必须从公司购买。但是,VU部分的模拟使用了GNU的ANSI C语言模拟器(编译器)、ANSIC调试器和ANSIC代码覆盖工具,不需要工具成本。另外,ANSIC到Verilog-HD的转换基于时钟周期有趣的c语言程序,由于使用了GNU的CPP(C预处理器),也不需要任何成本。用于“Verilog-HD Translator”的CPP宏(IncludeFile)将由PDI开发并免费提供。(记者:小岛裕太郎)日文原文

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